LCD memiliki banyak keuntungan seperti tegangan kerja rendah, konsumsi daya rendah, sejumlah besar informasi tampilan, umur panjang, integrasi mudah, mudah dibawa, dan polusi radiasi elektromagnetik rendah. Ini telah muncul dalam teknologi layar dan secara luas digunakan dalam ponsel, produk PDA, dan instrumen genggam. Instrumen dan produk dan perangkat elektronik portabel lainnya.
Sirkuit drive LCD adalah bagian penting dari sistem tampilan kristal cair dan merupakan sirkuit antarmuka antara komputer (atau MCU) dan panel kristal cair. Fungsi utamanya adalah untuk memodulasi fase dan nilai puncak dari sinyal potensial yang dihasilkan ke elektroda perangkat tampilan kristal cair. Frekuensi dan parameter lain untuk membentuk medan listrik AC. Karena perbedaan besar dalam spesifikasi LCD, metode konvensional adalah mengembangkan sirkuit penggerak khusus untuk setiap jenis LCD. Desain seperti itu menyia-nyiakan waktu dan memiliki usabilitas yang buruk. Untuk alasan ini, perlu untuk merancang inti IP yang dapat digunakan untuk sebagian besar sirkuit drive LCD skala kecil, dan perlu untuk memecahkan masalah ini dengan mengalikan inti IP. Saat ini, hanya Yu-Jung Huang dan yang lain dari I-Shou University yang telah merancang core IP yang dapat mendorong LCD dengan ukuran berbeda untuk mencapai fungsi ini dengan menanamkan mikroprosesor tertanam dalam sistem. Namun, mikroprosesor tertanam ini membuat sistem menjadi lebih kompleks dan lebih mahal. Inti IP dari sirkuit drive yang dirancang untuk menggerakkan LCD dengan ukuran berbeda diimplementasikan menggunakan FPGA, yang dapat secara efektif mengatasi kerugian dari kerumitan sistem sirkuit dan biaya tinggi.
Struktur sistem inti IP
Gambar 1 struktur sistem inti IP
Diagram pengaturan cascade inti IP
Gambar 2 susunan riam inti IP
Hasil simulasi fungsi kontrol baris
Gambar 3 Hasil Simulasi Fungsi Kontrol Baris
Hasil simulasi fungsi kontrol kolom
Gambar 4 kolom fungsi fungsi simulasi
Spesifikasi desain
Untuk memenuhi kebutuhan aktual sebagian besar aplikasi layar LCD yang lebih kecil saat ini, sirkuit driver LCD chip inti IP yang dirancang dalam makalah ini memiliki output 64 COM (baris) dan 64 SEG (kolom), dan memiliki kecepatan tinggi 8-bit antarmuka MCU paralel. Dan antarmuka serial, chip berisi RAM yang menyimpan data tampilan, dan memiliki 10 ujung kontrol yang dirancang khusus, dapat mengontrol secara nyaman dan fleksibel. Ini terutama memiliki fungsi utama berikut:
1. Menyediakan sinyal waktu pemindaian dan menampilkan data sinyal untuk tampilan kristal cair;
2, mendukung koneksi langsung dengan MCU dalam bentuk bus;
3, dapat mendorong skala LCD yang berbeda (n & TImes; m), n dapat menjadi nilai kontinu (n = 0 ~ 63), m hanya dapat mengambil kelipatan 8 (m = 8 k, k mengambil bilangan asli);
4. Mendukung kaskade antara inti IP untuk mendorong LCD yang lebih besar, mendukung hingga 4 IP inti kaskade antar-bank dan cascading antar-kolom;
5, dapat memberikan lebih banyak tegangan output drive untuk beradaptasi dengan perangkat LCD yang berbeda;
6, untuk menyediakan gambar-dalam-gambar, layar-layar terpisah dan fungsi lainnya.
Desain inti IP
Dalam makalah ini, sesuai dengan metode desain "top-down", pertama-tama bagikan chip ke dalam fungsi hierarkis, sambil mengacu pada pengalaman desain chip driver LCD yang ada, dan gabungkan metode desain "bawah-atas" untuk merancang beberapa modul. Akhirnya, Menurut kerangka desain sistem, setiap modul dikoordinasikan dan verifikasi fungsional keseluruhan chip dilakukan sehingga memenuhi persyaratan spesifikasi desain.
struktur sistem
Struktur sistem inti IP yang dirancang dalam makalah ini ditunjukkan pada Gambar 1. Inti IP terutama terdiri dari modul-modul berikut: modul pemindaian sinyal garis dan kolom, tingkat shifter, penghitung nomor pres preset, modul pengait data, logika kontrol modul, display data RAM dan alamat modul decode, modul MCU Interface. Beberapa modul besar ini juga dapat dibagi menjadi beberapa sub-modul.
Setiap desain modul
Modul antarmuka MCU
Modul antarmuka MCU adalah antarmuka untuk komunikasi antara inti IP dan pengontrol eksternal (MCU) dan merupakan saluran untuk transmisi data. MCU menulis perintah, membaca status, atau menampilkan data pada chip driver LCD melalui antarmuka ini. Pada saat yang sama, antarmuka juga menerima kontrol decoder perintah, sehingga membaca dan menulis dan operasi internal digabungkan. Chip ini diimplementasikan oleh logika kombinasi internal yang lebih kompleks dan sirkuit logika sekuensial, yang dapat kompatibel dengan dua sinyal kontrol MCU mainstream dan mendukung serial / paralel dua mode operasi data.
Modul ini mencakup beberapa sub-modul yang biasa digunakan dalam modul antarmuka MCU dari sirkuit penggerak LCD umum yang sudah ada, seperti sub-modul bus data (8-bit), sub-modul pendeteksi keadaan sibuk, sub kontrol baca / tulis -module, dan sub-modul rilis MCU. Sebuah baris baru kaskade dan submodul kontrol cascade kolom telah ditambahkan. Bus data terutama digunakan untuk pertukaran data internal dan eksternal; submodule deteksi status sibuk digunakan untuk menentukan status MCU, menghasilkan sinyal sibuk sistem untuk mengkoordinasikan operasi membaca dan menulis sinyal dan menerima sinyal reset internal / eksternal; read and write control submodule digunakan untuk menghasilkan yang benar Urutan kontrol baca-tulis; MCU melepaskan fungsi sub-modul melalui kombinasi logika, dalam chip untuk melakukan proses "baca-ubah-tulis", lepaskan MCU sehingga MCU dapat melakukan operasi lain pada saat yang bersamaan; dan pengendali kaskade baru Fungsi utama modul adalah untuk mencapai penggabungan baris dan penggabungan kolom antara inti IP. Hingga 16 rangkaian IP (4 baris dan 4 peringkat masing-masing) dapat didukung. CS0 ~ CS1 adalah port kontrol kaskade, dan CS2 ~ CS3 adalah tingkat kolom. Kontrol bersama. Sebagai contoh, asumsikan bahwa ada LCD (128 & TImes; 256), yang dapat didorong oleh 8 core IP. Ketika pengaturan dibuat, CS adalah 0000, 0001, 0010, 0011, 0100, 0101, 0110, 0111, yang dapat merupakan 2 & TImes; Drive array inti IP. Diagram skematik pengaturannya ditunjukkan pada Gambar 2.
Tampilkan data RAM dan alamat modul decoding
Modul ini terutama digunakan untuk menyimpan data yang akan ditampilkan, dan bertindak sebagai buffer antara antarmuka MCU dan rangkaian driver sinyal untuk memastikan output stabil dari data tampilan.
Modul ini mencakup dua sub-modul: array RAM dan dekoder alamat untuk menyimpan data tampilan. Pertama, alamat kolom disediakan oleh rangkaian alamat kolom, kolom sel memori RAM 8-bit dipilih oleh dekoder alamat kolom, dan MCU membaca / menulis melalui antarmuka; kemudian, decoder alamat baris memindai RAM dalam satuan baris. Dalam kombinasi dengan rangkaian latch data display, seluruh baris data dapat menjadi output dan output ke layar kristal cair untuk ditampilkan oleh sirkuit penggerak elektroda.
Modul pengait data
Modul ini berisi dua sub-modul: sub-modul latch control number column dan sub-modul drive latch. Nomor kolom kontrol latch submodule terdiri dari k pengait data 8-bit paralel. Fungsi utamanya adalah untuk mengunci data pada bus data dan mengeluarkannya dari RAM ke RAM di bawah sinyal kontrol dan sinyal jam dari modul logika kontrol. Sinyal data tampilan pada bit data bus masing-masing terkunci pada kait data 8-bit yang sesuai. Data 64-bit membutuhkan 8 kali dan 8 bit setiap kali. Sub-modul gardan penggerak adalah kait penggerak 64-bit yang dibentuk oleh 64 kait 1-bit yang terhubung secara paralel. Perannya adalah untuk menempatkan 8 data 8-bit di bawah sinyal kontrol dan sinyal clock dari modul logika kontrol. Data m-bit yang ditransmisikan dalam gerendel terkunci sekaligus, dan kemudian dimasukkan ke modul driver elektroda sinyal kolom.
Kontrol modul logika
Peran utama modul ini adalah untuk mengontrol transmisi data sinyal dan memilih jumlah baris sinyal kolom. Sub-modul pengontrol nomor kolom, sub-modul penggerak drive, dan generator jam dapat dikontrol oleh input kontrol nomor kolom M untuk mencapai fungsi yang berlaku untuk berbagai ukuran LCD. Sesuai dengan kebutuhan, dengan memasukkan nilai yang berbeda ke input nomor kolom, masukan M, ia mengontrol berapa banyak kait pengontrol nomor bit dalam keadaan bekerja, dan unit pengait lainnya diatur ke keadaan diam. Data dalam RAM data tampilan dilekatkan ke gerendel kontrol nomor kolom yang sesuai melalui bus data 8-bit selama siklus tugas, dan kemudian menempel ke kait penggerak untuk penggerak elektroda pada waktu di bawah kendali sinyal jam. Sinyal input modul. Dengan cara ini, inti IP dapat mengimplementasikan fungsi pengontrolan jumlah kolom yang dipilih. Ketika M adalah "000", 8 bit yang lebih rendah (kait pertama) dari gerendel pengontrol nomor kolom beroperasi, dan yang lainnya adalah idle, dan elektroda kolom yang sesuai adalah SEG0 ~ SEG7; ketika M adalah "001" Semakin rendah 16 bit (kait pertama dan kedua) dari pengait kontrol kolom beroperasi. Semua kolom lainnya gratis. Elektroda kolom yang sesuai adalah SEG0 ~ SEG15; dan seterusnya, sampai kontrol kolom mengunci 64. Bit mendaftarkan semua pekerjaan, elektroda kolom yang sesuai adalah SEG0 ~ SEG63.
Modul drive elektroda
Modul ini terutama mencakup empat sub-modul: pemindai elektroda pemindaian baris elektroda, sub-modul penggerak elektroda sinyal kolom, pengukur tingkat, dan penghitung cincin nomor preset.
Fungsi dari shifter level adalah untuk mengubah tegangan dari sinyal logika menjadi tegangan penggerak LCD aktual dengan sinyal kontrol yang diterapkan dan output ke modul mengemudi sesuai dengan kebutuhan aplikasi yang sebenarnya; peran pemindai baris elektroda mengemudi sub modul adalah untuk menyediakan elektroda baris dengan periode tertentu dari sinyal pemindaian pulsa; fungsi dari kolom sinyal elektroda mengemudi sub-modul adalah untuk menerapkan data dari gerendel ke elektroda kolom yang sesuai, dan sinyal pemindaian elektroda baris untuk menetapkan medan listrik AC mengemudi, sehingga mendorong tampilan perangkat LCD. Jumlah penghitung cincin yang dapat diatur dapat mengontrol jumlah elektroda pemindaian baris melalui terminal kontrol nomor baris N (S0 ~ S5) untuk beradaptasi dengan layar LCD dengan ukuran yang berbeda, dan memasukkan nilai yang berbeda ke terminal kontrol nomor baris N menurut untuk kebutuhan yang sebenarnya. Kontrol jumlah baris untuk pekerjaan tertentu dan semua elektroda lain tidak digunakan. Di bawah kendali sinyal clock line drive, pemindaian dilakukan baris demi baris, dan siklus diulang hingga nilai baru dimasukkan ke terminal kontrol nomor baris N, dan sejumlah baris baru elektroda garis dipindai dalam garis- dengan cara berbaris. Misalnya, ketika sinyal yang digunakan N adalah "011011", jumlah elektroda pemindaian adalah 27. Sub-modul pemindaian pemindaian baris menghasilkan sinyal pemindaian progresif pada elektroda baris COM0 COMCOM26, dan elektroda baris lainnya COM27 COMCOM63 sudah siap ke tingkat rendah. Jika sinyal terapan baru N adalah "100011", sub-modul pemindai elektroda pemindai menghasilkan sinyal pemindaian progresif yang bersirkulasi pada elektroda baris COM0 COMCOM34.
Implementasi sistem inti IP
Pertama, sesuai dengan definisi di atas dan pembagian dari seluruh fungsi sistem dan desain dari setiap modul, setiap modul fungsi secara terpisah dimodelkan oleh bahasa VHDL; kedua, pada perangkat FPGA perusahaan Xilinx, alat EDA ISE digunakan untuk simulasi dan sintesis. Debug dan optimalkan desain; kemudian, gunakan VHDL untuk menentukan modul tingkat atas untuk menghubungkan setiap modul dan melakukan debugging dan verifikasi sistem yang sesuai; akhirnya, dapatkan rangkaian driver LCD dengan 64 COM (baris) dan 64 SEGs (kolom) Output, antarmuka MCU 8-bit berkecepatan tinggi dan antarmuka serial, chip berisi RAM untuk data tampilan, dan dapat mengalir untuk mengontrol CS untuk memperluas kaskade untuk memenuhi LCD yang lebih besar, melalui kontrol nomor kolom M dan jumlah baris kontrol terminal N untuk beradaptasi dengan ukuran LCD yang berbeda.
Simulasi dan verifikasi
Artikel ini menggunakan perangkat lunak simulasi Xilinx ISE sebagai alat simulasi untuk memverifikasi inti IP yang dirancang dalam dua langkah.
Pertama, makalah ini pertama kali melakukan verifikasi fungsional awal dari setiap modul inti IP (termasuk sub-modul internal). Kemudian, mengacu pada proses kerja chip, seluruh chip disimulasikan secara keseluruhan. Gambar 3 dan 4 menunjukkan hasil simulasi menggunakan ISE untuk mensimulasikan fungsi kontrol baris dan kolom dari seluruh inti IP. Pada gambar, CLK dan CLK1 adalah jam kontrol transmisi data dan pulsa pemindai elektroda baris modul antarmuka MCU, masing-masing; M dan N adalah terminal kontrol pilihan untuk elektroda kolom dan baris, masing-masing; rendah dua dan dua bit tinggi dari CS yang mengalir masing-masing. Kontrol Cascade berakhir dengan kolom.
Hasil simulasi pada Gambar 3 dan Gambar 4 menggambarkan:
1. Ketika RESET tinggi, IP core berada dalam kondisi awal atau status yang jelas; ketika TULIS tinggi, inti IP dalam keadaan bekerja dan dapat menerima data tampilan.
2. Di tepi naik jam CLK, MCU menulis data tampilan 8-bit ke RAM inti IP secara paralel melalui antarmuka; pada tepi naik jam CLK1, elektroda penggerak pemindaian horizontal secara berurutan mengeluarkan pulsa pemindaian, dan elektroda sinyal kolom akan menempatkan data dalam RAM. Output dari SEG.
3. Jumlah baris terminal kontrol dapat mengubah jumlah baris elektroda yang dipindai. Ketika terminal kontrol pemilihan nomor baris N adalah "3E", sinyal pemindaian adalah output pada COM0 ~ COM61. Seperti ditunjukkan dalam Gbr. 3, dalam sinyal jam baris pertama, sinyal pemindaian dikeluarkan pada elektroda COM61, dan elektroda baris dipindai baris demi baris di bawah kendali jam mengemudi baris; ketika sinyal jam baris ketujuh dimasukkan, N menjadi "22", sinyal pemindaian dikeluarkan pada elektroda baris COM33, dan semakin dikurangi. Pemindaian progresif COM0 ~ COM33 dilakukan.
4. Terminal kontrol nomor kolom dapat mengubah jumlah elektroda dari sinyal kolom. Ketika terminal kontrol pemilihan nomor kolom M adalah "110", elektroda SEG adalah output 48-bit; ketika M adalah "010", output dari SEG menjadi 16 bit; ketika M adalah "101", output dari SEG menjadi 40 bit. ; Ketika M adalah "100", output dari SEG menjadi 32 bit.
Dalam makalah ini, fungsi kontrol nomor kolom, kontrol nomor baris, dan kaskade inter-core dari inti IP telah diverifikasi dan diverifikasi secara fungsional. Ruang terbatas di sini hanya menjelaskan fungsi nomor kolom dan kontrol nomor baris.
Kesimpulan
Makalah ini membahas desain chip driver layar LCD IP core. Menurut ide desain top-down, chip dibagi menjadi lapisan dan fungsi keseluruhan chip diverifikasi. Dalam verifikasi fungsional chip, kertas ini menggunakan bahasa deskripsi perangkat keras VHDL untuk memverifikasi fungsi logika dan hubungan waktu dari rangkaian. Driver layar LCD mengadopsi desain parametrik dan memiliki portabilitas yang baik, dan dapat dengan mudah diterapkan ke berbagai aplikasi sistem display panel datar dari instrumen portabel dan PDA dan produk terkait lainnya.
